CAD支援ソフト探索2

プリント基板設計CAD(P-CAD/AltiumDesigner)にSolidoworksを併用

スポンサーサイト

--:-- ...Posted

上記の広告は1ヶ月以上更新のないブログに表示されています。
新しい記事を書く事で広告が消せます。

CAM350からADへ

CAM350からExportでCADファイルにした場合に
PADとVIAを区別することができません。
Padsの場合はPADになる傾向があり
Accel/EDAの場合はVIAになってしまいます。

「PCAD-2002」経由で「AltiumDesigner」に変換しています。

化け自体はAccel/EDAの方が少ないのですがVIAになってX,Y方向が
同じサイズになるのでSOPパッドでは化けてしまいます。

Padsの場合は文字化けが多いように感じます。

スポンサーサイト

AltiumDesignerとキャッシュ

「AltiumDesigner」を使用している場合に何となくキャッシュが効いているように感じる
ことが多々あります。

スクリプトの動作でも一度目より二度目の動作の方が作業時間が半減することがあります。
「AltiumDesigner」を一旦終了して再度、起動させるとまた同じことの繰り返しなので
キャッシュが効いていそうです。

また、厄介なのはクエリーの動作です。
複雑なクエリーの場合はクエリーの文法は合っていそうなのに動画がおかしい場合があり
ます。
その場合も「AltiumDesigner」を再度起動させてみるとあっさり正常動作します。


KEEPOUT以外でポリゴンから逃げる手法

ICなどであるピンにだけからポリゴンを逃げて欲しいという要望があります。
(ポリゴンカットアウト以外での話です)

内層であればKEEPOUTで対応が可能ですがTOP/BOTではそのパッドからも他のパッドに
TRACKが引かれている場合もあるのでDRCでエラーとなります。

そこで考えられるのが下記の手法です。
(U5の5,6ピンからべたアースを回避する。)

Inpoly
vs
haspad('U5-5','U5-6')  

ここで例えばクリアランス値を1mmぐらいに設定します。

伝送線路の遅延時間2

等長配線は通常はTOP/BOTなどの表面層で処理することが多いでしょう。
しかし、場合によっては内層の場合もあります。
どちらか一方の層で処理する分には問題はありませんが層が混在する場合は
誘電率の関係で遅延置換が異なるので同じ長さにしてもNGです。

比誘電率が4.5のガラエポの場合で算出してみます。
内層の場合は
そのまま比誘電率の平方根を光速で割ればいいので
約7.1ピコ秒/mmになります。

TOP/BOTのような表面層の場合は
腹側では比誘電率ですが背の側は空気なので約1の比誘電率です。
電気力線は比誘電率が大きな基板側とで発生する頻度が多いので比誘電率お
75%として見積り計算すると
約6ピコ秒/mmになります。



伝送線路の遅延時間

「Altium Desigener」のFrom-To EditorからEXCELファイルが出力できます。
それから最大と最小の長さを検出し、その差と使用周波数(MHz)と遅延定数から
遅延角度を計算するマクロを作成しました。

主に、ガラエポの遅延定数4-6ピコ秒/mmを利用しています。

遅延角度は1-10度ぐらいが現実的なのかもしれませんが、その辺りは回路設計者と
相談が必要です。



ポリゴンのクエリー3

ポリゴンとパッドのクリアランス設定の場合はこのようにして
下部に0.3mmなどの値を入れます。

InPoly
vs
IsPad

しかし、表面実装のAVRなど単純なパッドではない場合はパッド部分の代わりに
Solid Regionを配置します。
しかし、クエリーの設定が甘いとその部分は他のクエリーの値によりクリアランスが
少な目になってしまいます。

それを回避するには

フリーパッドのべた回避

取り付け穴などのフリーパッドから1-2mm程度、べたアースを逃がしたい場合は
どうするかです。

通常はKEEPOUTで逃げるのでしょうか。

クエリーで逃げるには下記のようにすればいいでしょう。

InpPoly

vs

HasPad('Free-0') 

クリアランス値を1-2mm程度に設定

Free-0はフリーパッドでそのデジグネータが0の場合です。
自分でデジグネータを変更している場合はその文字を記載します。

ポリゴンのクエリー2

QFPの下などにGNDではなくてべた電源の処理をしたい場合があります。
その時はクエリー内のPolygon Connect Sytle にて
Direct Connect を選択することが多いでしょう。

私自身も実際にはそういう処理をしていました。

しかし、別の方法がありました。

Polygon Connect Sytle にて
VIAはDirect Connect を選択する設定にすることが多いでしょう。
これを利用してQFPのパッドから予めTrack(Wireで)引き出してVIAにしておけば
何も設定は不要です。
但し、半田面側には必ずそのVIAを利用したパスコンを配置しないとそのVIAの意味が
ありません。


ポリゴンのクエリー

「AltiumDesigner」のポリゴンのクエリーにて
ポリゴン自体をソリッドではなくてハッチングで処理する場合はポリゴンが
トラックとアークの集合体になります。
そこで問題なのがトラックはIsWireだということです。

クリアランスのクエリーの中で( vs : 上段、下段の意味)
IsWire vs IsWire
で数値を設定しているとそれを優先される場合があります。

それを防ぐにはそれより順位を優位にして
InPoly vs IsWire
で別途数値を指定する必要があるようです。


Has*クエリー

Has関連の構文を列挙しました。

HasPad('U22-11','U24-7')
カンマ区切りで複数のパッドを指定する。

HasFootprint('DIP*')

HasFootprintPad('DIP16P','16')
フットプリントの部分を''と空にあればすべてのフットプリントとなる。
HasFootprintPad('','7')

上記広告は1ヶ月以上更新のないブログに表示されています。新しい記事を書くことで広告を消せます。